Устройство для нормализации чисел
ОП И Союз Советских Социалистических Республик397908 К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ Зависимое от авт. свидетельства-Заявлено 29.711.1971 ( 1686414/18-24)с присоединением заявки-Приоритет -Опубликовано 17.1 Х.1973. Бюллетень37Дата опубликования описания 28.Х 11.1973 М. Кл. С 06 738 Государственный комитетСовета Министров СССРоо делам изооретениаи Ртирытий ДК 681.325.5 (088.8 вторзобретеция П. Селезне аявител СТРОЙСТВО ДЛЯ НОРМАЛИЗАЦИИ ЧИСЕЛ Псли Блок теже. Устр уровцей содержи величин го грпп Если нулевым определ Л, разр группы, схема ус иства приведе а ца че Вечт ческого ъичицу,тами и группы.редложецие относится к автоматике и вычи тельной техцике.Известны устройства для нормализации чисел, содержащие последовательно соединенцые схемы логических уровней, каждая из которых содержит вецтильцую схему, одии из входов которой связаны с выходами дешифратора величины сдвига, другие служат входами схем логических уровней.Кроме тогоизвестные устройства содержат детектор первой единицы и циклический переключатель, соединенные последовательно.Детектор первой едиц,лцы фиксирует количество цулейрасположеццых перед старшим ненулевым разрядом,цормализуемого числа А, в результате чего формируется число Л, определяющее величину сдвига. Разряды числа Л разбиваются ца группы.Циклический переключатель содержит вец. тильцые схемы, образующие логические уровци, количество которых определяется количеством групп числа Л.Управляющие входы каждой вецтильцой схемы соединены с выходами дешифратора величин сдвига соответствующего уровня. На вход дешифратора поступает информация о значении разрядов соответствующей группы числа Ж, в результате чего число сдвигается влево на величину, определяемую весовыми коэффициецтами и значениями этих разрядов. Цель изобретеция - упрощение устройства. Достигается оца тем, что в каждую схему логического уровня предлагаемого устройства введены анализатор содержимого групп ца нуль, соедццеццый входами с выходамц вецтильцой схемы предыдущего уровня, а выходами - со входамц дешпфратора величпцы сдвига, ц шифратор, соедпцеццый входамц с выходамц дешфратора велцчплы сдвига, а выходамц - с выходцымц шинами устрой- ства оцство содержит схемы логических 1 1-, 1,1 каждая цз которых т вецтцльцую схему 2, дешифратор ы сдвига 3, анализатор 4 содержимоца нуль и шифратор 5.количество нулей перед старшим церазрядом ормалпзуемого числа 1 яется 1 г-разрядцым двоцчцым числом яды этого числа можно разделить ц содержащие количество разрядов Г 1 г 1+1,1;=1). льцая схема 2 каждой схемы логи- уровня сдвигает число влево ца ве. определяемую весовыми коэффццпецзцачеццямп разрядов соответствующей"г С, / Сзх, С, Ч С 60 Анализатор 4 содержимого групп .на нуль каждой схемы логического уровня, входы которого соединены с выходами вецтильной схе. мы предыдущего логического уровня, формирует,признаки нулевого содержимого групп 5 информационных разрядов.В анализатор схемы первого логического уровня 1 поступают все разряды сдвигаемого числа А.Ко входам анализатора схемы второго ло гического уровня 1, подключены выходы старших разрядов вентцльной схемы первого уровня, котичество которых определяется выра- жением Входы анализатора схемы третьего логического уровня 1 з соединены с выходами стар. ших разрядов вентильной схемы второго ло- -0 гического уровня г, количество которых равно: Для анализатора л 1-ной схемы логическогоуровня 1 соответственно имеем; Выходы анализатора 4 содержимого групп з 0 на нуль подключены ко входу дешифратора 3 величины сдвига соответствующей схемы логического уровня.Дешифратор 3, выходы которого соединены с управляющими входами вентильной схемы 2, вырабатывает сигналы, которые обеспечивают сдвиг числа, поступившего на -вход этой схемы, влево на соответствующее количество разрядов.На выходе устройства фиксируется нормализованное число Б.Выходы дешифратора 3 подсоединены также ко входам шифратора 5, который форми. рует значения разрядов числа Л; соответствующих данному логическому уровшо.В качестве примера рассмотрим работу устройства для нормализацизч 48-разрядного двоичного числа. В этом случае величина сдвига У является шестиразрядным числом,Разобъем разряды числа У на трп одинаковые группы. Тогда Уг=Аг=Егз=2.Анализатор содержимого групп на нуль вырабатывает сигналы в соответствии со следующими логическими выражениями: 55 Р, = а,Л а 4, Л Л азз Рг = аЛ аз, Л Л а,-,=а., / а- Л,Ла где аь аг, , а 4 з - значения разрядов числа А,Дешифратор величины сдвига этого уров- нЯ фоРмиРУет сигналы Со, Сз, Сзг и С 4 з (индекс указывает величину сдвига влево): 65 Сигнал С 4 з на управляющие входы вентильной схемы не поступает.Шифратор первого логического уровня формирует значения двух старших разрядов чис ла 1 хз и х-) в соответствии с выражениями: Анализатор второго логического уровня анализирует шестнадцать (п,=2 - г=16) старших разрядов, поступающих с выхода вецтильной схечы первого уровняи формирует сигналы в соответствии с логическими выраже- ниями где а зз, а з 4, ,а 4 з - значения разрядов числа А ца выходе вентцльной схемы первого уровня.Для сигналов С С Сз, С 1, и х 4, хз этого уровня получаем: Для анализатора, дешифратора и шифратора третьего логического уровня имеем: РК ГlР= а ,.РК КР"з -- аС 1 =Р ЛР г - а 48/а 44С, = Р", Л Р"г Л Р з = а"Л аК 4 Л а 46Сз =Р 1 ЛРгЛРзЛ Р 4==а Ла, Ла 4 зЛа",где а"4;, а"4 з, а"4, а"4 з - значения разрядов числа А" на выходе вентильной схемы второго уровня.Пусть число А содержит 19 нулей перед первым ненулевым разрядом. Из приведенных логических выражений следует, что для пер397908 вого логического уровня будут выработаныследующие значения логических функций; Р, = 1; Р,=О; Св=1; С,= С=С= О и хв = О, х,.=1.Вентильная схема сдвигает число А влевона 16 разрядов. В результате этого а 4 а=а 47==а 4 а=0,На втором логическом уровне сдвига влево не происходит.Таким образом й 48=0 47=0 46=0, й 4 а=1 11 Се=1, х,=1, х,=1.В результате получается число Л вида 010011, на последнем логическом уровне число А" сдвигается влево на три разряда и становится нор м ализовапны м.Нулевое значение числа А фиксируется с помощью сигнала, формируемого дешифратором величины сдвига первого логического уровня (сигнал С 4 а в рассмотренном выше приСоставитель В. Белкин Редактор Н. Синицына Техред Т. Курилко Корркетор А. Дзесова Заказ 989 Тираж 647ЦНИИПИ Государственного комитетапо делам изобретенийМосква, Ж, Рауьпская ПодписноеСовета Министров СССРоткрытийнаб., д. 45 а 45=1 и Р 1 =О, Св=1, С 4 -- Са =С,=О,х,=хз=0.мере). С помощью этого сигнала формируется значение числа Т, равное и.Возможен вариант выполнения устройства лля нормализации чисел, при котором анализатор содержимого групп на нуль подключен выходами к шифратору. В этом случае информация на вход лешпфратора величины сдвига поступает с выхода шифратора. Предмет изобретения Устройство для нормал 41 зации чисел, содержащее последовательно соединенные схемы ло гических уровней, каждая из которых содержитвентильную схем, входы которой связаны с выходами дешифратора величины сдвига, отличпюшеесл тем, что, с целью его упрощения, оно содержит в каждой схеме логического уровня анализатор содержимого групп на нуль, связанный входами с выходами вентильной схемы предыдущего уровня, а выходами - со входамп дешифратора величины сдвига, и шифратор, соединенный вхоламп с выходами дешифратора величины сдвига, а выхолами - с выходными шинами устройства. п. Харьк. фил. пред.Патент
Заявка
МПК / Метки
Код ссылки
<a href="https://patents.su/3-397908-ustrojjstvo-dlya-normalizacii-chisel.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для нормализации чисел</a>
Устройство для генерации кода с постоянным числом р единицНомер патента: 254201
. шину устройства подается сигнал О. Через время, равное одному такту сдвига, этот сигнал проходит на выход линии задержки 12, закрывает вентиль 5 входного блока и открывает (через схему НЕ 11) вентиль б входного блока и вентиль 9. Цепь частичного сдвига (выход ячейки 2 вентиль 5 входного блока, схема ИЛИ 7 входного блока, вход ячейки 2,) разомкнута, и цепь полного сдвига (выход ячейки 2, вентиль б входного блока, схема ИЛИ 7 входного блока, вход ячейки 2 выход ячейки 2 вентиль 9, вход ячейки 2,+г) замкнута, Устройство тем самым к работе подготовлено. На входную шину устройства с интервалом не менее двух тактов сдвига начинают поступать входные импульсы, Входной сигнал 1 поступает на тактовые входы ячеек 2+г - 2, (через схему ИЛИ 8).
Устройство для сдвига числа с контролемНомер патента: 1277116
. приходитмладший разряд кода сдвига с входа10 устройства. При нулевом значенииэтого разряда код приходит на выходыэтих элементов, без изменения, приединичном значении разряда - кодинвертируется. Таким образом, код свыходов блока 1 сдвига приводится копределению относительно весовыхфункций исходного числа (посколькусдвиг числа на нечетное количестворазрядов, идентифицируемое единичнымзначением младшего разряда кода сдвига, инвертирует вычет этого числа),Коды, снимаемые с выходов элементов 3, 6 и 7 и блока 2, поступают, на входы первого блока 8 деления на константу, на другие входы которого прихо"Фдит с входа 11 устройства контрольный код, являющийся вычетом по модулюУ три исходного числа, При этом на выходах блока 8 вычисляется.
Устройство для управления реконфигурацией резервированной вычислительной системыНомер патента: 1837296
. И и через третью группу 33 элементов ИЛИ поступает на выходы 101, , 10 и, 10+1 устройства управления, В каждом такте происходит прямой сдвиг(младшие разряды переписываются в старшие) информации, записанной в регистре 56, на два разряда.В исходном состоянии в регистре 56 записан код 100000. В следующем такте содержимое регистра 56 станет равным 001000, в следующем - 000010,0, и т.д. В течение (в/2+1) тактов в регистр 56 будет записан код 000001. Сдвиг на два разряда обеспечивается поступлением на сдвиговый вход регистра 56 двух последовательных импульсов с выхода девятого 42 элемента И, В исходное состояние регистр 56 переводится при циклическом переносе единицы из (в+1)-го в 1-й разряд регистра 56, в данном случае сдвиг осуществляется на.
Способ фазирования при передаче информации циклическим кодомНомер патента: 465748
. сдвига и обрабатывается в нем таким же образом, как и в известном устройстве,После записи в регистр сдвига последнего разряда делимого, в нем фиксируется окончательный остаток или, если комбинация относится к разрешенным кодовым комбинациям, регистр переходит в нулевое состояние; и-ый импульс первой тактовой частоты пропускает через вентили дешифратора сигналы с первых триггеров ячеек регистра.Если триггерные ячейки регистра после записи последнего разряда делимого находятся в нулевом состоянии, сигнал на выходе дешифратора отсутствует; запись импульсов в счетчик и информационных сигналов в регистр сдвига происходит без изменения.Если же при записи в регистр последнего разряда делимого не все триггеры в регистре устанавливаются в.
Постоянное запоминающее устройствоНомер патента: 504247
. элементов и тесимволы, которые могут в них храниться,х известны. записи строка С , а следовательно и исх ные информационные символы 0,0Матрица, С , показанная на фиг, 2 состоит из подматриц 5,Ц и А, которы имеют соответственно размеры Ч хКхК и ( - Г )хК и определяются 1 следующим образом. Столбцами матрицы В являются различные двоичные векторы длины ц, р положенные в В таким образом что ь т столбец Ъп являе.ся двоичной записью сво го номера ь ( ь = О, ,К)1Матрица Ь получается из В заменой все ее элементов на противоположные. Строки матрицыдолжны быть различными и иметь вес ( число единичных элементов), 15 отличный от О, 1, ГВ остальном матрица А может быть произвольной, Поскольку число строк матрицыГравное и - г, не больше, чем 2 - Г.